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; Legal Partition Candidates                                                                                                                                                                                                                                                                                                                                                       ;
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+
; Hierarchy                                                                                                                                                                   ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ;
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+
; m7|ram_2port_0|altera_syncram_component|auto_generated|altsyncram1                                                                                                          ; 33    ; 0              ; 0            ; 0              ; 6      ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; m7|ram_2port_0|altera_syncram_component|auto_generated                                                                                                                      ; 33    ; 0              ; 0            ; 0              ; 6      ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; m7|ram_2port_0                                                                                                                                                              ; 33    ; 0              ; 0            ; 0              ; 6      ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
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; f0|mgt_inst|p1|xcvr_atx_pll_a10_0|a10_xcvr_avmm_inst                                                                                                                        ; 327   ; 279            ; 0            ; 279            ; 33     ; 279             ; 279           ; 279             ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|p1|xcvr_atx_pll_a10_0|a10_xcvr_atx_pll_inst                                                                                                                     ; 33    ; 19             ; 5            ; 19             ; 46     ; 19              ; 19            ; 19              ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|p1|xcvr_atx_pll_a10_0|alt_xcvr_atx_pll_optional_rcfg_logic                                                                                                      ; 59    ; 25             ; 27           ; 25             ; 56     ; 25              ; 25            ; 25              ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|p1|xcvr_atx_pll_a10_0                                                                                                                                           ; 104   ; 102            ; 1            ; 102            ; 3      ; 102             ; 102           ; 102             ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|p1                                                                                                                                                              ; 2     ; 0              ; 0            ; 0              ; 3      ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|r0|xcvr_reset_control_0|g_rx.g_rx[0].g_rx.counter_rx_ready                                                                                                      ; 4     ; 1              ; 0            ; 1              ; 1      ; 1               ; 1             ; 1               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|r0|xcvr_reset_control_0|g_rx.g_rx[0].g_rx.counter_rx_digitalreset                                                                                               ; 4     ; 0              ; 0            ; 0              ; 2      ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|r0|xcvr_reset_control_0|g_rx.g_rx[0].g_rx.counter_rx_analogreset                                                                                                ; 4     ; 1              ; 0            ; 1              ; 2      ; 1               ; 1             ; 1               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|r0|xcvr_reset_control_0|g_rx.g_rx[0].g_rx.resync_rx_cal_busy                                                                                                    ; 5     ; 0              ; 0            ; 0              ; 3      ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|r0|xcvr_reset_control_0|g_tx.g_tx[0].g_tx.counter_tx_ready                                                                                                      ; 4     ; 1              ; 0            ; 1              ; 1      ; 1               ; 1             ; 1               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|r0|xcvr_reset_control_0|g_tx.g_tx[0].g_tx.counter_tx_digitalreset                                                                                               ; 4     ; 0              ; 0            ; 0              ; 2      ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|r0|xcvr_reset_control_0|g_tx.g_tx[0].g_tx.counter_tx_analogreset                                                                                                ; 4     ; 1              ; 0            ; 1              ; 2      ; 1               ; 1             ; 1               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|r0|xcvr_reset_control_0|g_tx.g_tx[0].g_tx.g_pll_locked_hyst.counter_pll_locked_hyst                                                                             ; 4     ; 1              ; 0            ; 1              ; 1      ; 1               ; 1             ; 1               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|r0|xcvr_reset_control_0|g_tx.g_tx[0].g_tx.resync_tx_cal_busy                                                                                                    ; 6     ; 1              ; 0            ; 1              ; 4      ; 1               ; 1             ; 1               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|r0|xcvr_reset_control_0|g_pll.counter_pll_powerdown                                                                                                             ; 4     ; 2              ; 0            ; 2              ; 2      ; 2               ; 2             ; 2               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|r0|xcvr_reset_control_0|g_reset_sync.alt_xcvr_resync_reset                                                                                                      ; 3     ; 1              ; 0            ; 1              ; 1      ; 1               ; 1             ; 1               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|r0|xcvr_reset_control_0                                                                                                                                         ; 12    ; 5              ; 1            ; 5              ; 7      ; 5               ; 5             ; 5               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst|r0                                                                                                                                                              ; 7     ; 1              ; 0            ; 1              ; 7      ; 1               ; 1             ; 1               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|mgt_inst                                                                                                                                                                 ; 45    ; 0              ; 8            ; 0              ; 38     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDescramlber_inst|\fec12_gen:descrambler53bitOrder49_h1_inst                                                                        ; 57    ; 0              ; 0            ; 0              ; 53     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDescramlber_inst|\fec12_gen:descrambler51bitOrder49_h0_inst                                                                        ; 55    ; 0              ; 0            ; 0              ; 51     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDescramlber_inst|\fec12_gen:descrambler51bitOrder49_l1_inst                                                                        ; 55    ; 0              ; 0            ; 0              ; 51     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDescramlber_inst|\fec12_gen:descrambler51bitOrder49_l0_inst                                                                        ; 55    ; 0              ; 0            ; 0              ; 51     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDescramlber_inst|\fec5_gen:descrambler60bitOrder58_h1_inst                                                                         ; 64    ; 0              ; 0            ; 0              ; 60     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDescramlber_inst|\fec5_gen:descrambler58bitOrder58_h0_inst                                                                         ; 62    ; 0              ; 0            ; 0              ; 58     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDescramlber_inst|\fec5_gen:descrambler58bitOrder58_l1_inst                                                                         ; 62    ; 0              ; 0            ; 0              ; 58     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDescramlber_inst|\fec5_gen:descrambler58bitOrder58_l0_inst                                                                         ; 62    ; 0              ; 0            ; 0              ; 58     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDescramlber_inst                                                                                                                   ; 444   ; 0              ; 0            ; 0              ; 440    ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDecoder_inst|\fec12_dec_gen:dec10g24_fec12_gen:rs_decoder_N15K13_c5_inst                                                           ; 60    ; 40             ; 0            ; 40             ; 52     ; 40              ; 40            ; 40              ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDecoder_inst|\fec12_dec_gen:dec10g24_fec12_gen:rs_decoder_N15K13_c4_inst                                                           ; 60    ; 36             ; 0            ; 36             ; 52     ; 36              ; 36            ; 36              ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDecoder_inst|\fec12_dec_gen:dec10g24_fec12_gen:rs_decoder_N15K13_c3_inst                                                           ; 60    ; 32             ; 0            ; 32             ; 52     ; 32              ; 32            ; 32              ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDecoder_inst|\fec12_dec_gen:rs_decoder_N15K13_c2_inst                                                                              ; 60    ; 32             ; 0            ; 32             ; 52     ; 32              ; 32            ; 32              ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDecoder_inst|\fec12_dec_gen:rs_decoder_N15K13_c1_inst                                                                              ; 60    ; 32             ; 0            ; 32             ; 52     ; 32              ; 32            ; 32              ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDecoder_inst|\fec12_dec_gen:rs_decoder_N15K13_c0_inst                                                                              ; 60    ; 32             ; 0            ; 32             ; 52     ; 32              ; 32            ; 32              ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDecoder_inst|\fec5_dec_gen:dec10g24_fec5_gen:rs_decoder_N31K29_c1_inst                                                             ; 155   ; 58             ; 0            ; 58             ; 145    ; 58              ; 58            ; 58              ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDecoder_inst|\fec5_dec_gen:rs_decoder_N31K29_c0_inst                                                                               ; 155   ; 52             ; 0            ; 52             ; 145    ; 52              ; 52            ; 52              ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDecoder_inst                                                                                                                       ; 510   ; 0              ; 0            ; 0              ; 440    ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDeinterleaver_inst|\fec12_gen:upLinkDeinterleaver_fec12_inst                                                                       ; 258   ; 0              ; 2            ; 0              ; 254    ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDeinterleaver_inst|\fec5_gen:upLinkDeinterleaver_fec5_inst                                                                         ; 258   ; 0              ; 2            ; 0              ; 254    ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst|upLinkDeinterleaver_inst                                                                                                                 ; 258   ; 0              ; 0            ; 0              ; 508    ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_Uplink_datapath_inst                                                                                                                                          ; 264   ; 0              ; 0            ; 0              ; 236    ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|rxGearbox_5g12_inst                                                                                                                                                      ; 35    ; 0              ; 0            ; 0              ; 258    ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|rxGearbox_10g24_inst                                                                                                                                                     ; 35    ; 0              ; 0            ; 0              ; 258    ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|txGearbox_inst                                                                                                                                                           ; 68    ; 0              ; 0            ; 0              ; 33     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_dataPath_inst|downLinkInterleaver_inst                                                                                                                        ; 61    ; 4              ; 0            ; 4              ; 64     ; 4               ; 4             ; 4               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_dataPath_inst|downLinkFECEncoder_inst|RSE3_inst                                                                                                               ; 15    ; 6              ; 0            ; 6              ; 6      ; 6               ; 6             ; 6               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_dataPath_inst|downLinkFECEncoder_inst|RSE2_inst                                                                                                               ; 15    ; 6              ; 0            ; 6              ; 6      ; 6               ; 6             ; 6               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_dataPath_inst|downLinkFECEncoder_inst|RSE1_inst                                                                                                               ; 15    ; 6              ; 0            ; 6              ; 6      ; 6               ; 6             ; 6               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_dataPath_inst|downLinkFECEncoder_inst|RSE0_inst                                                                                                               ; 15    ; 6              ; 0            ; 6              ; 6      ; 6               ; 6             ; 6               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_dataPath_inst|downLinkFECEncoder_inst                                                                                                                         ; 37    ; 0              ; 0            ; 0              ; 24     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_dataPath_inst|scrambler36bitOrder36_inst                                                                                                                      ; 40    ; 0              ; 0            ; 0              ; 36     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; f0|LpGBT_FPGA_dataPath_inst                                                                                                                                                 ; 42    ; 0              ; 0            ; 0              ; 65     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
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; ldpm1|m1|ram_2port_0|altera_syncram_component|auto_generated                                                                                                                ; 63    ; 0              ; 0            ; 0              ; 36     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; ldpm1|m1|ram_2port_0                                                                                                                                                        ; 63    ; 0              ; 0            ; 0              ; 36     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
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; ldpm1                                                                                                                                                                       ; 283   ; 0              ; 0            ; 0              ; 36     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
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; BC_1                                                                                                                                                                        ; 19    ; 0              ; 2            ; 0              ; 1      ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
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